國立高雄大學圖資館 |

語系: 繁體中文

說明(常見問題)

圖資館首頁

登入

回首頁

切換: 標籤 | MARC模式 | ISBD

不同閘極製程對P型鰭式場效電晶體之電性分析及可靠度研究 = Study ...

國立高雄大學電機工程學系--先進電子構裝技術產業研發碩士專班

不同閘極製程對P型鰭式場效電晶體之電性分析及可靠度研究 = Study on Reliability of P-Channel FinFET Devices with Different Gate Process

紀錄類型:	書目-語言資料,印刷品 : 單行本
並列題名:	Study on Reliability of P-Channel FinFET Devices with Different Gate Process
作者:	陳劭安,
其他團體作者:	國立高雄大學
出版地:	[高雄市]
出版者:	國立高雄大學;
出版年:	2015[民104]
面頁冊數:	74葉圖，表 : 30公分;
標題:	鰭式場效電晶體
標題:	FinFET
電子資源:	https://hdl.handle.net/11296/6m3gv8
附註:	109年11月18日公開
摘要註:	半導體元件藉由不斷微縮來追求更好的電性與可靠度,而立體結構的鰭式場效電晶體被認為是突破傳統平面場效電晶體瓶頸的新式結構之一。在本研究中,我們發現閘極TiAl層厚度較薄的鰭式場效電晶體在電性的表現上略優於閘極TiAl層厚度較厚結構。接著我們更進一步的針對閘極TiAl層厚度較厚與閘極TiAl層厚度較薄結構進行負偏壓不穩定效應分析,發現到閘極TiAl層厚度較厚結構在NBTI的影響下,元件退化的情形較嚴重。在R-D(React-Diffusion) model下使用power law 時間幂公式得到n值可以看出閘極TiAl層厚度較厚結構與閘極TiAl層厚度較薄結構在給予不同閘極偏壓時,H的游離形式相近,且閘極TiAl層厚度較厚結構受到閘極偏壓的影響較大。對於閘極TiAl層厚度較厚結構,我們認為對通道的控制能力較差,在受到電性壓迫之後,元件特性的衰退情形較為嚴重,而閘極TiAl層厚度較薄結構可以為我們帶來更佳的元件可靠度。 In order to achieve favorable performances and reliability of device, the 3D-structure FinFET has been considered as one of the most promising options for future devices to replace planar MOSFETs. In this work, it is found that the thinner gate electrode device shows better performance than the thicker one. After NBTI stress, thicker gate electrode device shows the more serious electric degeneration. The phenomenon could be explained by R-D model. The time power law exponent shows that thicker and thinner gate electrode device release same H species away from the interface in the cases of different gate voltages. However, the thicker gate electrode device shows the serious degeneration than the thinner one, and the thinner gate electrode device performs the better reliability.

不同閘極製程對P型鰭式場效電晶體之電性分析及可靠度研究 = Study on Reliability of P-Channel FinFET Devices with Different Gate Process
陳, 劭安

不同閘極製程對P型鰭式場效電晶體之電性分析及可靠度研究 = Study on Reliability of P-Channel FinFET Devices with Different Gate Process / 陳劭安撰 - [高雄市] : 國立高雄大學, 2015[民104]. - 74葉 ; 圖，表 ; 30公分.
109年11月18日公開.
參考書目：葉71-72.
鰭式場效電晶體FinFET

不同閘極製程對P型鰭式場效電晶體之電性分析及可靠度研究 = Study on Reliability of P-Channel FinFET Devices with Different Gate Process
LDR:03137nam0a2200277 450 001 458437
005 20220310133907.0
010 0 $b 精裝
010 0 $b 平裝
100 $a 20151007d2015 k y0chiy50 e
101 0 $a chi $d chi $d eng
102 $a tw
105 $a ak am 000yy
200 1 $a 不同閘極製程對P型鰭式場效電晶體之電性分析及可靠度研究 $d Study on Reliability of P-Channel FinFET Devices with Different Gate Process $z eng $f 陳劭安撰
210 $a [高雄市] $c 國立高雄大學 $d 2015[民104]
215 0 $a 74葉 $c 圖，表 $d 30公分
300 $a 109年11月18日公開
314 $a 指導教授：葉文冠博士
320 $a 參考書目：葉71-72
328 $a 碩士論文--國立高雄大學電機工程學系--先進電子構裝技術產業研發碩士專班
330 $a 半導體元件藉由不斷微縮來追求更好的電性與可靠度,而立體結構的鰭式場效電晶體被認為是突破傳統平面場效電晶體瓶頸的新式結構之一。在本研究中,我們發現閘極TiAl層厚度較薄的鰭式場效電晶體在電性的表現上略優於閘極TiAl層厚度較厚結構。接著我們更進一步的針對閘極TiAl層厚度較厚與閘極TiAl層厚度較薄結構進行負偏壓不穩定效應分析,發現到閘極TiAl層厚度較厚結構在NBTI的影響下,元件退化的情形較嚴重。在R-D(React-Diffusion) model下使用power law 時間幂公式得到n值可以看出閘極TiAl層厚度較厚結構與閘極TiAl層厚度較薄結構在給予不同閘極偏壓時,H的游離形式相近,且閘極TiAl層厚度較厚結構受到閘極偏壓的影響較大。對於閘極TiAl層厚度較厚結構,我們認為對通道的控制能力較差,在受到電性壓迫之後,元件特性的衰退情形較為嚴重,而閘極TiAl層厚度較薄結構可以為我們帶來更佳的元件可靠度。 In order to achieve favorable performances and reliability of device, the 3D-structure FinFET has been considered as one of the most promising options for future devices to replace planar MOSFETs. In this work, it is found that the thinner gate electrode device shows better performance than the thicker one. After NBTI stress, thicker gate electrode device shows the more serious electric degeneration. The phenomenon could be explained by R-D model. The time power law exponent shows that thicker and thinner gate electrode device release same H species away from the interface in the cases of different gate voltages. However, the thicker gate electrode device shows the serious degeneration than the thinner one, and the thinner gate electrode device performs the better reliability.
510 1 $a Study on Reliability of P-Channel FinFET Devices with Different Gate Process $z eng
610 # 0 $a 鰭式場效電晶體 $a 短通道效應 $a R-D(React-Diffusion) model $a 負偏壓不穩定效應 $a 不同閘極製程
610 # 1 $a FinFET $a Short Channel Effect $a R-D(React-Diffusion) model $a Negative Bias Temperature Instability $a Different Gate Process
681 $a 008M/0019 $b 542201 7513.1 $v 2007年版
700 1 $a 陳 $b 劭安 $4 撰 $3 709679
712 0 2 $a 國立高雄大學 $b 電機工程學系--先進電子構裝技術產業研發碩士專班 $3 170852
801 0 $a tw $b NUK $c 20201112 $g CCR
856 7 # $u https://hdl.handle.net/11296/6m3gv8 $z 電子資源 $2 http