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低功率延遲積之全加器設計 = Low Power-Delay-Produ...
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周詠備
低功率延遲積之全加器設計 = Low Power-Delay-Product Full Adder Design
紀錄類型:
書目-語言資料,印刷品 : 單行本
並列題名:
Low Power-Delay-Product Full Adder Design
作者:
周詠備,
其他團體作者:
國立高雄大學
出版地:
[高雄市]
出版者:
撰者;
出版年:
2009[民98]
面頁冊數:
57面圖、表 : 30公分;
標題:
MTCMOS
標題:
MTCMOS
電子資源:
http://handle.ncl.edu.tw/11296/ndltd/81894196686901895865
附註:
參考書目:面
附註:
指導教授:陳春僥
摘要註:
在本論文中,我們使用國家系統晶片中心所提供的TSMC 0.18-μm 1P6M混合訊號製程參數作為HSPICE模擬的Library,設計出一個使用三種邏輯元件構成的混合式邏輯全加器電路。本設計不僅將功率延遲乘積這個效能指標列入考量,還使用MTCMOS想法去抑制漏電流的產生,使其能有效降低靜態功率消耗。此全加器將Sum區塊與Carry Out區塊獨立設計,且加入了時脈去控制開關全加器電路。Sum電路區塊使用PTL的邏輯去完成,加入了時脈開關後,解決存在於PTL 4T-XOR微弱邏輯“0”訊號的問題。Carry Out電路區塊則使用骨牌邏輯架構去完成,具有對輸出節點預充電的效果,這對於漣波進位加法器來說,可以加快運算的速度。從我們的模擬結果可以得到,不管是降低電源電壓或是提升頻率而言,混合式邏輯全加器的功率延遲乘積與靜態功率消耗都是達到最佳的結果。 In this thesis, we propose a low power-delay product full adder designed in hybrid logic which combines the concepts of static logic, dynamic logic, and multi-threshold CMOS. In this design, the circuit for sum and the circuit for carry out are designed separately for alleviating the loading effect in the interconnections. The multi-threshold CMOS technology does reduce the leakage current either in the circuit for sum or the circuit for carry out. The whole simulations are performed by HSPICE with TSMC 0.18-μm 1P6M process technology. The simulation results show that the proposed full adder can achieve a power-delay product of 0.063 pJ for sum block and 0.021 pJ for carry out block at 400 MHz.
低功率延遲積之全加器設計 = Low Power-Delay-Product Full Adder Design
周, 詠備
低功率延遲積之全加器設計
= Low Power-Delay-Product Full Adder Design / 周詠備撰 - [高雄市] : 撰者, 2009[民98]. - 57面 ; 圖、表 ; 30公分.
參考書目:面指導教授:陳春僥.
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低功率延遲積之全加器設計 = Low Power-Delay-Product Full Adder Design
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指導教授:陳春僥
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碩士論文--國立高雄大學電機工程學系碩士班
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在本論文中,我們使用國家系統晶片中心所提供的TSMC 0.18-μm 1P6M混合訊號製程參數作為HSPICE模擬的Library,設計出一個使用三種邏輯元件構成的混合式邏輯全加器電路。本設計不僅將功率延遲乘積這個效能指標列入考量,還使用MTCMOS想法去抑制漏電流的產生,使其能有效降低靜態功率消耗。此全加器將Sum區塊與Carry Out區塊獨立設計,且加入了時脈去控制開關全加器電路。Sum電路區塊使用PTL的邏輯去完成,加入了時脈開關後,解決存在於PTL 4T-XOR微弱邏輯“0”訊號的問題。Carry Out電路區塊則使用骨牌邏輯架構去完成,具有對輸出節點預充電的效果,這對於漣波進位加法器來說,可以加快運算的速度。從我們的模擬結果可以得到,不管是降低電源電壓或是提升頻率而言,混合式邏輯全加器的功率延遲乘積與靜態功率消耗都是達到最佳的結果。 In this thesis, we propose a low power-delay product full adder designed in hybrid logic which combines the concepts of static logic, dynamic logic, and multi-threshold CMOS. In this design, the circuit for sum and the circuit for carry out are designed separately for alleviating the loading effect in the interconnections. The multi-threshold CMOS technology does reduce the leakage current either in the circuit for sum or the circuit for carry out. The whole simulations are performed by HSPICE with TSMC 0.18-μm 1P6M process technology. The simulation results show that the proposed full adder can achieve a power-delay product of 0.063 pJ for sum block and 0.021 pJ for carry out block at 400 MHz.
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學位論文
TH 008M/0019 542201 7702 2009
一般使用(Normal)
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博碩士論文區(二樓)
不外借資料
學位論文
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