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應力誘導絕緣上矽金氧半電晶體之界面分析 = Stress induced...

國立高雄大學電機工程學系碩士班

應力誘導絕緣上矽金氧半電晶體之界面分析 = Stress induced interface analysis of silicon-on-insulator MOSFET

紀錄類型:	書目-語言資料,印刷品 : 單行本
並列題名:	Stress induced interface analysis of silicon-on-insulator MOSFET
作者:	李明峰,
其他團體作者:	國立高雄大學
出版地:	[高雄市]
出版者:	撰者;
出版年:	民100
面頁冊數:	113面圖，表格 : 30公分;
標題:	絕緣層上矽
標題:	Silicon On Insulator
電子資源:	http://handle.ncl.edu.tw/11296/ndltd/32825328197953472018
附註:	參考書目：面98-101
摘要註:	在本篇論文中，我們分兩個不同部分作研究，第一部分探討運用絕緣層上矽(Silicon on Insulator; SOI)、全金屬矽化物(Fully Salicide; FUSI)、接觸蝕刻截止層(Contact Etch Stop Layer; CESL)等製程技術所製作的晶片其相關的特性差異。首先使用ISE模擬軟體模擬不同SOI厚度的金氧半電晶體的特性差異。模擬結果顯示無論是在NMOS或PMOS元件上可以發現當SOI厚度減小時，驅動電流及其轉移電導較大，而其臨限電壓也隨著SOI厚度減小而下降。利用實際晶片去作電性量測，根據量測結果顯示NMOS或PMOS元件上SOI厚度減小驅動電流及其轉移電導和模擬結果相同均較大。但其漏電流效應部份也相對增加。此外，量測結果證明應變矽技術確實可以有效的提升元件的驅動電流及轉移電導，但卻會造成嚴重漏電流。接著探討N、PMOS電晶體通道在受到垂直方向應力及水平方向應力下之電性特性並使用電荷幫浦(Charge Pumping)及閃爍雜訊(Flicker Noise)量測方式去分析外加應力對氧化層界面缺陷的影響。實驗結果顯示元件的驅動電流和電導轉移方面，隨著外力遞增大多都是往下降，除了PMOSFET元件在受平行通道(Longitudinal) 方向壓縮應變應力下，此外在施加外力後其漏電流明顯增加，間接證明應力確實會導致閘極漏電流的增加。在氧化層電荷和界面缺陷量測結果也顯示隨著外力的增加，電荷汲引電流也相對增加，因此元件界面缺陷嚴重增加，以至於影響到元件的可靠度。量測結果其SOI厚度900Å的變化度比SOI厚度500Å的變化度小，因SOI厚度較薄的元件，相對承受的壓力較大，以至於氧化層與矽基板缺陷較大。第二部分利用低溫化學氣相沉積法(LTCVD)橫向基板方向成長的奈米碳管。藉由場發射掃瞄式電子顯微鏡觀察所成長之橫向奈米碳管表面型貌，並量測奈米碳管之基本電性。並對歐姆接觸的多根奈米碳管元件及蕭特基接觸的單根奈米碳管元件作整流應用的實驗，實驗結果顯示歐姆接觸的多根奈米碳管元件雖然電導性優於蕭特基接觸的單根奈米碳管，但蕭特基接觸的單根奈米碳管其波型在不同偏壓下的波型變化率較明顯，可以作為奈米級整流元件。 This thesis composes of two parts. The first part addresses the stress-induced interface under difference thickness of silicon-on-insulator (SOI) and capping gate configurations by contact with etching layer (CESL). The computer-aided simulation by ISE CAD for difference SOI thickness shows that drive current and transconductance increase for both NMOS or PMOS when the SOI thickness is reduced, and the threshold voltage decreased for the reduced SOI thickness. In addition, the measurement results also show higher drive current and transconductance with thinner SOI thickness for both NMOS or PMOS. The leakage current measurement showed a higher leakage current for both NMOS and PMOS for the thinner SOI. High strained capping gate shows larger impact on drive current and transconductance but causes higher current leakage. The charge pumping and flicker noise show the interface trap increases under incrasing external stresses. The second part demonstates single- and multi-carbon nanotubes (CNTs) laterally self-assembled grown between two electrodes. A superimposed input voltage showed that single CNT with semiconducting feature has tunable rectification with bias changes.

應力誘導絕緣上矽金氧半電晶體之界面分析 = Stress induced interface analysis of silicon-on-insulator MOSFET
李, 明峰

應力誘導絕緣上矽金氧半電晶體之界面分析 = Stress induced interface analysis of silicon-on-insulator MOSFET / 李明峰撰 - [高雄市] : 撰者, 民100. - 113面 ; 圖，表格 ; 30公分.
參考書目：面98-101.
絕緣層上矽Silicon On Insulator

應力誘導絕緣上矽金氧半電晶體之界面分析 = Stress induced interface analysis of silicon-on-insulator MOSFET
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300 $a 參考書目：面98-101
314 $a 指導教授：張文騰教授
328 $a 碩士論文--國立高雄大學電機工程學系碩士班
330 $a 在本篇論文中，我們分兩個不同部分作研究，第一部分探討運用絕緣層上矽(Silicon on Insulator; SOI)、全金屬矽化物(Fully Salicide; FUSI)、接觸蝕刻截止層(Contact Etch Stop Layer; CESL)等製程技術所製作的晶片其相關的特性差異。首先使用ISE模擬軟體模擬不同SOI厚度的金氧半電晶體的特性差異。模擬結果顯示無論是在NMOS或PMOS元件上可以發現當SOI厚度減小時，驅動電流及其轉移電導較大，而其臨限電壓也隨著SOI厚度減小而下降。利用實際晶片去作電性量測，根據量測結果顯示NMOS或PMOS元件上SOI厚度減小驅動電流及其轉移電導和模擬結果相同均較大。但其漏電流效應部份也相對增加。此外，量測結果證明應變矽技術確實可以有效的提升元件的驅動電流及轉移電導，但卻會造成嚴重漏電流。接著探討N、PMOS電晶體通道在受到垂直方向應力及水平方向應力下之電性特性並使用電荷幫浦(Charge Pumping)及閃爍雜訊(Flicker Noise)量測方式去分析外加應力對氧化層界面缺陷的影響。實驗結果顯示元件的驅動電流和電導轉移方面，隨著外力遞增大多都是往下降，除了PMOSFET元件在受平行通道(Longitudinal) 方向壓縮應變應力下，此外在施加外力後其漏電流明顯增加，間接證明應力確實會導致閘極漏電流的增加。在氧化層電荷和界面缺陷量測結果也顯示隨著外力的增加，電荷汲引電流也相對增加，因此元件界面缺陷嚴重增加，以至於影響到元件的可靠度。量測結果其SOI厚度900Å的變化度比SOI厚度500Å的變化度小，因SOI厚度較薄的元件，相對承受的壓力較大，以至於氧化層與矽基板缺陷較大。第二部分利用低溫化學氣相沉積法(LTCVD)橫向基板方向成長的奈米碳管。藉由場發射掃瞄式電子顯微鏡觀察所成長之橫向奈米碳管表面型貌，並量測奈米碳管之基本電性。並對歐姆接觸的多根奈米碳管元件及蕭特基接觸的單根奈米碳管元件作整流應用的實驗，實驗結果顯示歐姆接觸的多根奈米碳管元件雖然電導性優於蕭特基接觸的單根奈米碳管，但蕭特基接觸的單根奈米碳管其波型在不同偏壓下的波型變化率較明顯，可以作為奈米級整流元件。 This thesis composes of two parts. The first part addresses the stress-induced interface under difference thickness of silicon-on-insulator (SOI) and capping gate configurations by contact with etching layer (CESL). The computer-aided simulation by ISE CAD for difference SOI thickness shows that drive current and transconductance increase for both NMOS or PMOS when the SOI thickness is reduced, and the threshold voltage decreased for the reduced SOI thickness. In addition, the measurement results also show higher drive current and transconductance with thinner SOI thickness for both NMOS or PMOS. The leakage current measurement showed a higher leakage current for both NMOS and PMOS for the thinner SOI. High strained capping gate shows larger impact on drive current and transconductance but causes higher current leakage. The charge pumping and flicker noise show the interface trap increases under incrasing external stresses. The second part demonstates single- and multi-carbon nanotubes (CNTs) laterally self-assembled grown between two electrodes. A superimposed input voltage showed that single CNT with semiconducting feature has tunable rectification with bias changes.
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610 0 $a 絕緣層上矽 $a 全金屬矽化物 $a 接觸蝕刻截止層 $a 電荷幫浦 $a 低頻雜訊 $a 低溫化學氣相沉積法 $a 奈米碳管
610 1 $a Silicon On Insulator $a Fully Salicide $a Contact With Etching Layer $a Charge Pumping $a Flicker Noise $a Carbon Nanotub
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