低功率語意修辭模糊邏輯控制器之架構設計與電路實現 = Architect...
吳孟謙

 

  • 低功率語意修辭模糊邏輯控制器之架構設計與電路實現 = Architecture Design and Circuit Implementation of Low-Power Linguistic-Hedge Fuzzy Logic Controller
  • 紀錄類型: 書目-語言資料,印刷品 : 單行本
    並列題名: Architecture Design and Circuit Implementation of Low-Power Linguistic-Hedge Fuzzy Logic Controller
    作者: 吳孟謙,
    其他團體作者: 國立高雄大學
    出版地: [高雄市]
    出版者: 撰者;
    出版年: 2013[民102]
    面頁冊數: 75面圖,表格 : 30公分;
    標題: 語意修辭模糊邏輯控制器
    標題: Linguistic Hedge Fuzzy Logic Control (LHFLC)
    電子資源: http://handle.ncl.edu.tw/11296/ndltd/52942041055679998679
    附註: 參考書目:面63-65
    摘要註: 本論文中,我們將以數位的方式來實現低功率消耗智慧型語意修辭模糊邏輯控制器,其中架構的部份我們使用查表法與門控時鐘方式實現低功率消耗達成我們的目的。本篇論文中的語意修辭模糊邏輯控制器主要特色有三:1)將模糊化模組利用查表法結合語意修辭來達到彈性化及降低計算複雜度和硬體複雜度;2)透過自定義的3 × 3推論規則來進行推論;3)利用門控時鐘配合管線化技術與平行處理技術來降低硬體的功率消耗。我們利用TSMC 0.18 μm CMOS 1P6M製程作為design compiler電路合成模擬的Library,讓各模組的RTL simulation與Gate-Level simulation波形比較,接著,在分析功率消耗的結果,讓架構上加入了管線化技術及平行處理技術,功率消耗分別會比未使用減少64 %及70 %。功率消耗模擬結果顯示,在未使用控制時脈和使用控制時脈的消耗分別為1.188 mW和0.484 mW。最後,利用了SOC encounter完成晶片的佈局繞線。我們還利用場域可程式化邏輯陣列來做波形模擬的驗證。   The implementation of Linguistic Hedge Fuzzy Logic Controller in a digital approach is presented in this thesis. We adopted the techniques of look-up table. clock-gating. pipelined/parallel processing to achieve the low power design. The major characteristics of LHFLC are: 1) the fuzzifier module and the linguistic hedge module are combined and implemented by the technique of look-up table that dramatically reduces the computational complexity and hardware cost;2) each variable is specified by only three membership function with the simple shapes resulting into 3 × 3 rules are sufficient for inferring the proper results;3) clock-gating and pipelined/parallel processing architecture achieve the low-power design. The simulation is performed by design compiler with TSMC 0.18-μm 1P6M process technology. The simulation results show that the power consumption of this design with clock gating and without clock gating are 1.188 mW and 0.484 mW, respectively. The FPGA implementation verified the functionality of this design. The chip layout has been finished by SOC encounter.
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310002317520 博碩士論文區(二樓) 不外借資料 學位論文 TH 008M/0019 542201 2610.1 2013 一般使用(Normal) 在架 0
310002317538 博碩士論文區(二樓) 不外借資料 學位論文 TH 008M/0019 542201 2610.1 2013 c.2 一般使用(Normal) 在架 0
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