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應用六標準差方法改善積體電路成品測試良率 = Using Six Sig...

國立高雄大學電機工程學系碩博士班

應用六標準差方法改善積體電路成品測試良率 = Using Six Sigma Methodology to Improve Integrated Circuit Final Test Yield

Record Type:	Language materials, printed : monographic
Paralel Title:	Using Six Sigma Methodology to Improve Integrated Circuit Final Test Yield
Author:	陳育正,
Secondary Intellectual Responsibility:	國立高雄大學
Place of Publication:	高雄市
Published:	國立高雄大學;
Year of Publication:	2018[民107]
Description:	33葉圖，表格 : 30公分;
Subject:	IC成品良率
Subject:	IC Final Test Yield
Online resource:	http://hdl.handle.net/11296/66a8xm
Notes:	107年4月10日公開
Notes:	參考書目：葉32-33

應用六標準差方法改善積體電路成品測試良率 = Using Six Sigma Methodology to Improve Integrated Circuit Final Test Yield
陳, 育正

應用六標準差方法改善積體電路成品測試良率 = Using Six Sigma Methodology to Improve Integrated Circuit Final Test Yield / 陳育正撰 - 高雄市 : 國立高雄大學, 2018[民107]. - 33葉 ; 圖，表格 ; 30公分.
107年4月10日公開參考書目：葉32-33.
IC成品良率IC Final Test Yield

應用六標準差方法改善積體電路成品測試良率 = Using Six Sigma Methodology to Improve Integrated Circuit Final Test Yield
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300 $a 參考書目：葉32-33
314 $a 指導教授：徐忠枝博士
328 $a 碩士論文--國立高雄大學電機工程學系碩博士班
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610 # 1 $a IC Final Test Yield $a Six Sigma Methodology
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