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遲滯控制升壓電源轉換電路之設計與實現 = Circuit Design ...

國立高雄大學電機工程學系碩士班

遲滯控制升壓電源轉換電路之設計與實現 = Circuit Design and Implementation of Hysteresis Controlled Boost Converter

紀錄類型:	書目-語言資料,印刷品 : 單行本
並列題名:	Circuit Design and Implementation of Hysteresis Controlled Boost Converter
作者:	蘇柏元,
其他團體作者:	國立高雄大學
出版地:	[高雄市]
出版者:	撰者;
出版年:	2015[民104]
面頁冊數:	76面圖，表 : 30公分;
標題:	遲滯控制
標題:	hysteresis controlled
電子資源:	http://handle.ncl.edu.tw/11296/ndltd/57951920717484050007
附註:	104年10月31日公開
附註:	參考書目：面62-64
摘要註:	本論文中,我們實現遲滯控制升壓電源轉換電路,其中架構的部份我們使用升壓電路與遲滯比較器實現低輸出漣波來達成電源轉換的目的。遲滯比較器的特色在於能有效降低輸出漣波,將最大輸出漣波限制在50mV至55mV之間。在輸出負載變動的情形下,也能提供良好的暫態響應。遲滯控制升壓電源轉換電路的電源轉換效率為81.95%,功率消耗是14.4614mW。我們使用TSMC 0.18µm CMOS 1P6M製程參數以HSPICE模擬並完成晶片下線。本設計於佈局後以HSPICE模擬不同變異環境下的功能,模擬結果顯示本電路功能正常。整個電路面積為0.723×0.723mm2。 In this thesis, we achieved hysteresis controlled boost converter. We used the architecture of the charge pump with hysteresis comparator for low output ripple to achieve boost convert purpose. The characteristic of hysteresis comparator is to efficiently decrease output ripple, at the same time limit output ripple about 50mV to 55mV. Under circumstances of output load adjust, will still provide fine transient response performance. The peak efficiency is 81.95% and the power consumption is 14.4614mW. We used TSMC 0.18 µm CMOS 1P6M process for HSPICE simulation and finished the work of tape out service. This design in the post-layout simulation with HSPICE under different variation of environment, the simulation results show that this circuit is functioning properly. The chip area is 0.723×0.723mm2.

遲滯控制升壓電源轉換電路之設計與實現 = Circuit Design and Implementation of Hysteresis Controlled Boost Converter
蘇, 柏元

遲滯控制升壓電源轉換電路之設計與實現 = Circuit Design and Implementation of Hysteresis Controlled Boost Converter / 蘇柏元撰 - [高雄市] : 撰者, 2015[民104]. - 76面 ; 圖，表 ; 30公分.
104年10月31日公開參考書目：面62-64.
遲滯控制hysteresis controlled

遲滯控制升壓電源轉換電路之設計與實現 = Circuit Design and Implementation of Hysteresis Controlled Boost Converter
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300 $a 參考書目：面62-64
314 $a 指導教授：陳春僥博士
328 $a 碩士論文--國立高雄大學電機工程學系碩士班
330 $a 本論文中,我們實現遲滯控制升壓電源轉換電路,其中架構的部份我們使用升壓電路與遲滯比較器實現低輸出漣波來達成電源轉換的目的。遲滯比較器的特色在於能有效降低輸出漣波,將最大輸出漣波限制在50mV至55mV之間。在輸出負載變動的情形下,也能提供良好的暫態響應。遲滯控制升壓電源轉換電路的電源轉換效率為81.95%,功率消耗是14.4614mW。我們使用TSMC 0.18µm CMOS 1P6M製程參數以HSPICE模擬並完成晶片下線。本設計於佈局後以HSPICE模擬不同變異環境下的功能,模擬結果顯示本電路功能正常。整個電路面積為0.723×0.723mm2。 In this thesis, we achieved hysteresis controlled boost converter. We used the architecture of the charge pump with hysteresis comparator for low output ripple to achieve boost convert purpose. The characteristic of hysteresis comparator is to efficiently decrease output ripple, at the same time limit output ripple about 50mV to 55mV. Under circumstances of output load adjust, will still provide fine transient response performance. The peak efficiency is 81.95% and the power consumption is 14.4614mW. We used TSMC 0.18 µm CMOS 1P6M process for HSPICE simulation and finished the work of tape out service. This design in the post-layout simulation with HSPICE under different variation of environment, the simulation results show that this circuit is functioning properly. The chip area is 0.723×0.723mm2.
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610 0 $a 遲滯控制 $a 升壓電路 $a 遲滯比較器 $a 輸出漣波 $a 電源轉換
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